Luận án Nghiên cứu điều khiển hệ truyền động biến tần đa mức có tính đến sự cố van bán dẫn

i 
LỜI CAM ĐOAN 
Tôi xin cam đoan đây là công trình nghiên cứu của riêng tôi dƣới sự hƣớng dẫn 
của các Thầy hƣớng dẫn và các nhà khoa học. Tài liệu tham khảo trong luận án 
đƣợc trích dẫn đầy đủ. Các số liệu, kết quả trong luận án hoàn toàn trung thực và 
chƣa từng đƣợc tác giả khác công bố. 
 Hà Nội, ngày tháng năm 2021 
Ngƣời hƣớng dẫn khoa học Tác giả luận án 
 Mai Văn Chung 
ii 
LỜI CẢM ƠN 
Luận án này đƣợc hoàn thành trên cơ sở những kết quả nghiên cứu của tôi tại 
trƣờng Đại học Bách khoa Hà Nội. Sau một thời gian học tập nghiên cứu, tôi đã 
hoàn thành luận án này dƣới sự hƣớng dẫn của TS. Vũ Hoàng Phương và PGS.TS 
Nguyễn Văn Liễn, Trƣờng Đại học Bách khoa Hà Nội. 
Trƣớc hết, Tôi xin bày tỏ lòng biết ơn sâu sắc đối với sự chỉ dẫn tận tình của tập 
thể các thầy hƣớng dẫn, những ngƣời đã dìu dắt, chia sẻ, quan tâm, tạo mọi điều 
kiện, giúp đỡ kịp thời để tôi hoàn thiện luận án này. 
Tôi xin chân thành cảm ơn các Thầy Cô trong bộ môn Tự động hóa Công nghiệp, 
đã cho tôi môi trƣờng làm việc chuyên nghiệp, năng động và có những ý kiến góp ý 
chân thành, sâu sắc trong suốt quá trình tôi học tập, làm việc, xây dựng thực nghiệm 
cũng nhƣ từng bƣớc thực hiện luận án. 
Tôi xin cảm ơn Ban giám hiệu, Phòng đào tạo, Viện Điện Trƣờng Đại học Bách 
khoa Hà Nội đã tạo điều kiện thuận lợi nhất về nhiều mặt để tôi hoàn thành luận án. 
Tôi xin chân thành cảm ơn các anh chị em Nghiên cứu sinh của bộ môn Tự động 
hóa Công nghiệp, những ngƣời luôn cùng tôi đồng hành, luôn động viên, giúp đỡ 
lẫn nhau, cùng trao đổi chuyên môn, hỗ trợ tôi trong việc tìm kiếm tài liệu nghiên 
cứu trong học tập để tôi có kết quả nhƣ ngày hôm nay. 
Tôi xin chân thành cảm ơn nhóm nghiên cứu Điện tử công suất làm việc tại 
phòng 203/C9 Bộ môn Tự động hóa Công nghiệp, Viện Điện, Đại học Bách Khoa 
Hà Nội, những ngƣời luôn cùng Tôi đồng hành, luôn động viên, giúp đỡ lẫn nhau, 
cùng trao đổi chuyên môn, hỗ trợ trong nghiên cứu, triển khai thực nghiệm để tôi có 
kết quả nhƣ ngày hôm nay. 
Tôi xin bày tỏ lòng cảm ơn sự quan tâm, giúp đỡ, động viên và tạo điều kiện của 
Ban giám hiệu trƣờng Đại học Hùng Vƣơng, Ban chủ nhiệm khoa Kỹ thuật Công 
nghệ và các đồng nghiệp tại khoa Kỹ thuật Công nghệ, Trƣờng Đại học Hùng 
Vƣơng đã giúp đỡ tạo điều kiện về mặt thời gian, công việc để Tôi học tập, nghiên 
cứu một cách thuận lợi. 
Sau cùng, tôi xin gửi lời cảm ơn sâu sắc nhất đến gia đình Tôi đã luôn quan tâm, 
động viên và giúp đỡ để Tôi vƣợt qua mọi khó khăn để hoàn thành luận án. 
Hà Nội, ngày tháng năm 2021 
 Tác giả luận án 
 Mai Văn Chung 
iii 
MỤC LỤC 
LỜI CAM ĐOAN ................................................................................................. i 
LỜI CẢM ƠN ...................................................................................................... ii 
MỤC LỤC .......................................................................................................... iii 
DANH MỤC KÝ HIỆU ...................................................................................... vi 
DANH MỤC CHỮ VIẾT TẮT ........................................................................ viii 
DANH MỤC BẢNG ............................................................................................ x 
DANH MỤC HÌNH VẼ, ĐỒ THỊ ...................................................................... xi 
MỞ ĐẦU.............................................................................................................. 1 
Chƣơng 1. Tổng quan nghịch lƣu đa mức cấu trúc cầu H nối tầng ứng dụng cho 
hệ truyền động không đồng bộ ................................................................................... 5 
1.1. Nghịch lƣu đa mức cấu trúc cầu H nối tầng ........................................... 5 
1.2. Phƣơng pháp điều khiển mạch vòng dòng điện ...................................... 8 
1.2.1 Tổng quan các phƣơng pháp thiết kế mạch vòng dòng điện ...................... 8 
1.2.2. Phƣơng pháp điều chế .............................................................................. 10 
1.2.3. Phƣơng pháp điều khiển dự báo dòng điện ............................................. 13 
1.2.4. Phát hiện và xử lý lỗi của nghịch lƣu đa mức khi xảy ra lỗi van công suất
 ............................................................................................................................ 16 
1.3. Định hƣớng nghiên cứu và dự kiến đóng góp của luận án .................. 21 
1.4. Kết luận ................................................................................................ 21 
Chƣơng 2. Điều khiển nghịch lƣu đa mức cầu H nối tầng dựa trên điều chế 
vector không gian ..................................................................................................... 23 
2.1. Điều khiển nghịch lƣu đa mức cầu H nối tầng có xét đến lỗi van bán 
dẫn cấp nguồn cho hệ truyền động theo nguyên lý FOC ........................ 23 
2.1.1. Cấu trúc của hệ truyền động .................................................................... 23 
2.1.2. Mô hình động cơ không đồng bộ ba pha ................................................ 26 
2.2. Phƣơng pháp phát hiện sự cố hở mạch van bán dẫn ............................. 27 
2.3. Tổng quát hóa điều chế vector không gian cho cho nghịch lƣu đa mức 
cầu H nối tầng có xét đến tình huống lỗi van bán dẫn ............................ 31 
2.3.1. Tổng quát hóa phƣơng pháp điều chế SVM ............................................ 31 
2.3.1.1. Tìm vector điện áp đặt .................................................................. 32 
2.3.1.2. Xác định vị trí của điện áp đặt ...................................................... 32 
2.3.1.3. Hệ số điều chế và thứ tự chuyển mạch ......................................... 38 
2.3.1.4. Xác định trạng thái của các vector chuẩn ..................................... 42 
2.3.1.5. Tổ chức đóng ngắt van bán dẫn .................................................... 44 
iv 
2.3.2. Cấu hình lại nghịch lƣu và ảnh hƣởng không gian vector điện áp khi có 
tình huống sự cố hở mạch van bán dẫn .............................................................. 44 
2.3.2.1. Cấu hình lại nghịch lƣu khi bị lỗi ................................................. 44 
2.3.2.2. Ảnh hƣởng của lỗi tới không gian vector ..................................... 45 
2.3.3. Những thay đổi của thuật toán điều chế SVM cho nghịch lƣu đa mức cầu 
H nối tầng có xét đến sự cố hở mạch van bán dẫn............................................. 47 
2.3.3.1. Tìm vector điện áp đặt mới. .......................................................... 47 
2.3.3.2. Trật tự chuyển mạch và hệ số điều chế. ........................................ 49 
2.3.3.3. Xác định trạng thái không lỗi và có CMV nhỏ nhất của vector 
chuẩn. ............................................................................................................. 49 
2.4. Kết quả mô phỏng và đánh giá các thuật toán đề xuất ......................... 51 
2.4.1. Tổng quát hóa điều chế trong điều kiện tối ƣu tần số đóng cắt ............... 51 
2.4.2. Phát hiện và xử lý lỗi trong điều kiện tối ƣu điện áp common mode. ..... 54 
2.4.3. Mô phỏng và đánh giá hệ truyền động FOC – IM cấp nguồn bởi nghịch 
lƣu đa mức với các kịch bản khác nhau. ............................................................ 59 
2.5. Kết luận chƣơng 2 ................................................................................. 69 
Chƣơng 3. Ứng dụng điều khiển dự báo cho mạch vòng dòng điện của nghịch 
lƣu đa mức cầu H nối tầng ........................................................................................ 71 
3.1. Thiết kế bộ điều khiển dự báo dòng điện cho nghịch lƣu đa mức cầu H 
nối tầng cấp nguồn hệ truyền động không đồng bộ. ............................... 71 
3.2. Đề xuất hàm mục tiêu bổ sung thành phần triệt tiêu điện áp common 
mode và tối ƣu đóng cắt cho nghịch lƣu đa mức cấu trúc cầu H nối tầng
 ................................................................................................................. 76 
3.2.1. Triệt tiêu điện áp common-mode ............................................................. 76 
3.2.2. Tối ƣu số lần đóng cắt van bán dẫn ......................................................... 78 
3.2.3. Giảm thiểu khối lƣợng tính toán hàm mục tiêu ....................................... 80 
3.2.4. Hàm mục tiêu của thuật toán MPC cải tiến ............................................. 81 
3.3. Mô phỏng kiểm chứng .......................................................................... 83 
3.3.1. Kết quả mô phỏng với trƣờng hợp không có lỗi van bán dẫn ................. 83 
3.3.2. Kết quả mô phỏng với trƣờng hợp lỗi van bán dẫn ................................. 94 
3.4. Kết luận chƣơng 3 ................................................................................. 97 
Chƣơng 4. Xây dựng hệ thống thực nghiệm ...................................................... 99 
4.1. Thực nghiệm thuật toán tổng quát hóa điều chế SVM ......................... 99 
4.1.1. Điều kiện thực nghiệm ............................................................................. 99 
4.1.2. Triển khai thuật toán trên FPGA ........................................................... 100 
4.1.3. Kết quả thực nghiệm .............................................................................. 101 
v 
4.2. Kết quả thực nghiệm thuật toán SVM cho CHB – MLI trong điều kiện 
lỗi. .......................................................................................................... 102 
4.2.1. Điều kiện thực nghiệm ........................................................................... 102 
4.2.2. Triển khai thuật toán trên FPGA ........................................................... 103 
4.2.3. Kết quả thực nghiệm .............................................................................. 104 
4.2.3.1. Thuật toán phát hiện lỗi. ............................................................. 104 
4.2.3.2. Phƣơng pháp điều chế SVM trong trƣờng hợp có lỗi. ................ 105 
4.3. Thực nghiệm thuật toán MPC cải tiến tải RL ..................................... 108 
4.3.1. Điều kiện thực nghiệm ........................................................................... 108 
4.3.2. Triển khai thuật toán trên FPGA ........................................................... 110 
4.3.3. Kết quả thực nghiệm .............................................................................. 111 
4.4. Thực nghiệm thuật toán MPC cải tiến nối tải IM ............................... 115 
4.4.1. Điều kiện thực nghiệm ........................................................................... 115 
4.4.2. Triển khai thuật toán trên FPGA ........................................................... 117 
4.4.3. Kết quả thực nghiệm .............................................................................. 118 
4.5. Kết luận ......................... ... _7bit : out std_logic_vector (7-1 downto 0); 
 ea_7bit, eb_7bit, ec_7bit: out std_logic_vector (7-1 downto 0)); 
end; 
--------------------------------- 
architecture behav_error_abc of error_abc is 
signal ea1_temp_7bit, ea2_temp_7bit, ea3_temp_7bit, ea4_temp_7bit, ea5_temp_7bit: signed(7-1 
downto 0) := (others => '0'); 
signal eb1_temp_7bit, eb2_temp_7bit, eb3_temp_7bit, eb4_temp_7bit, eb5_temp_7bit: signed(7-1 
downto 0) := (others => '0'); 
signal ec1_temp_7bit, ec2_temp_7bit, ec3_temp_7bit, ec4_temp_7bit, ec5_temp_7bit: signed(7-1 
downto 0) := (others => '0'); 
PL-34 
begin 
 sample_time_inout: process(clk,rst,ena) 
 begin 
 if (rst = '1') then 
 ea1_temp_7bit '0'); 
 ea2_temp_7bit '0'); 
 ea3_temp_7bit '0'); 
 ea4_temp_7bit '0'); 
 ea5_temp_7bit '0'); 
 eb1_temp_7bit '0'); 
 eb2_temp_7bit '0'); 
 eb3_temp_7bit '0'); 
 eb4_temp_7bit '0'); 
 eb5_temp_7bit '0'); 
 ec1_temp_7bit '0'); 
 ec2_temp_7bit '0'); 
 ec3_temp_7bit '0'); 
 ec4_temp_7bit '0'); 
 ec5_temp_7bit '0'); 
 elsif (clk'event and clk = '1') then 
 if (ena = '1') then 
 ea1_temp_7bit <= signed(ea1_7bit); 
 ea2_temp_7bit <= signed(ea2_7bit); 
 ea3_temp_7bit <= signed(ea3_7bit); 
 ea4_temp_7bit <= signed(ea4_7bit); 
 ea5_temp_7bit <= signed(ea5_7bit); 
 eb1_temp_7bit <= signed(eb1_7bit); 
 eb2_temp_7bit <= signed(eb2_7bit); 
PL-35 
 eb3_temp_7bit <= signed(eb3_7bit); 
 eb4_temp_7bit <= signed(eb4_7bit); 
 eb5_temp_7bit <= signed(eb5_7bit); 
 ec1_temp_7bit <= signed(ec1_7bit); 
 ec2_temp_7bit <= signed(ec2_7bit); 
 ec3_temp_7bit <= signed(ec3_7bit); 
 ec4_temp_7bit <= signed(ec4_7bit); 
 ec5_temp_7bit <= signed(ec5_7bit); 
 else 
 null; 
 end if; 
 end if; 
 end process sample_time_inout; 
 cal_e: process(ea1_temp_7bit, ea2_temp_7bit, ea3_temp_7bit, ea4_temp_7bit, ea5_temp_7bit, 
 eb1_temp_7bit, eb2_temp_7bit, eb3_temp_7bit, eb4_temp_7bit, eb5_temp_7bit, 
 ec1_temp_7bit, ec2_temp_7bit, ec3_temp_7bit, ec4_temp_7bit, ec5_temp_7bit,rst,ena) 
 variable ea_sum_7bit,eb_sum_7bit,ec_sum_7bit : signed(7-1 downto 0) := (others => '0'); 
 variable e_abc_temp_7bit : signed(7-1 downto 0) := (others => '0'); 
 variable e_abc_temp_temp_7bit : signed(7-1 downto 0) := (others => '0'); 
 begin 
 if (rst = '0') then 
 if (ena = '1') then 
 ea_sum_7bit := ea1_temp_7bit+ea2_temp_7bit+ea3_temp_7bit+ea4_temp_7bit+ea5_temp_7bit; 
 eb_sum_7bit := eb1_temp_7bit+eb2_temp_7bit+eb3_temp_7bit+eb4_temp_7bit+eb5_temp_7bit; 
 ec_sum_7bit := ec1_temp_7bit+ec2_temp_7bit+ec3_temp_7bit+ec4_temp_7bit+ec5_temp_7bit; 
 if (ea_sum_7bit+eb_sum_7bit) >= (eb_sum_7bit+ec_sum_7bit) then 
 e_abc_temp_7bit := (ea_sum_7bit+eb_sum_7bit); 
 else 
 e_abc_temp_7bit := (eb_sum_7bit+ec_sum_7bit); 
PL-36 
 end if; 
 e_abc_temp_temp_7bit := e_abc_temp_7bit; 
 if (ea_sum_7bit+ec_sum_7bit) >= e_abc_temp_temp_7bit then 
 e_abc_temp_7bit := (ea_sum_7bit+ec_sum_7bit); 
 else 
 e_abc_temp_7bit := e_abc_temp_temp_7bit; 
 end if; 
 e_abc_7bit <= std_logic_vector(e_abc_temp_7bit); 
 ea_7bit <= std_logic_vector(ea_sum_7bit); 
 eb_7bit <= std_logic_vector(eb_sum_7bit); 
 ec_7bit <= std_logic_vector(ec_sum_7bit); 
 else --ena = 0 
 e_abc_7bit '0'); 
 ea_7bit '0'); 
 eb_7bit '0'); 
 ec_7bit '0'); 
 end if; 
 else --rst = 1 
 e_abc_7bit '0'); 
 ea_7bit '0'); 
 eb_7bit '0'); 
 ec_7bit '0'); 
 ea_sum_7bit := (others => '0'); 
 eb_sum_7bit := (others => '0'); 
 ec_sum_7bit := (others => '0'); 
 e_abc_temp_7bit := (others => '0'); 
 e_abc_temp_temp_7bit := (others => '0'); 
 end if; 
 end process; 
end; 
PL-37 
 Triển khai thuật toán MPC cho CHB – MLI 
Hình I. 41. Chương trình VHDL cho phương pháp MPC cải tiến ứng dụng trong hệ nối 
tải trở cảm. 
Chƣơng trình tính giá trị của hàm mục tiêu ứng với từng vectorđiện áp 
library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
-- Uncomment the following library declaration if using 
-- arithmetic functions with Signed or Unsigned values 
use IEEE.NUMERIC_STD.ALL; 
-- Uncomment the following library declaration if instantiating 
-- any Xilinx leaf cells in this code. 
--library UNISIM; 
--use UNISIM.VComponents.all; 
entity TinhIk_G is 
GENERIC ( 
A_x22bit: integer range -1310720 to 1310720:= 55188; 
B_x22bit: integer range -1310720 to 1310720:= 55188); 
Port ( 
 clk : IN std_logic; 
 reset : IN std_logic; 
 init : IN std_logic; 
 i_s_a_1_2: IN std_logic_vector(44 DOWNTO 0); -- x16bit 
 i_s_b_1_2: IN std_logic_vector(44 DOWNTO 0); -- x16bit 
 i_s_a_ref: IN std_logic_vector(24 DOWNTO 0); -- x16bit 
 i_s_b_ref: IN std_logic_vector(24 DOWNTO 0); -- x16bit 
 vak : in std_logic_vector(24 DOWNTO 0); -- x14bit 
 vbk : in std_logic_vector(24 DOWNTO 0); -- x14bit 
PL-38 
 vzn : in std_logic_vector(37 DOWNTO 0); -- x32bit 
 cat : in std_logic_vector(39 DOWNTO 0); -- x32bit 
 done : OUT std_logic; 
 G : OUT std_logic_vector(49 DOWNTO 0) -- x16bit ); 
end TinhIk_G; 
architecture Behavioral of TinhIk_G is 
 SIGNAL ValidChain: STD_LOGIC_VECTOR(6 downto 0):= (others =>'0'); 
 SIGNAL enb : std_logic; 
 SIGNAL A4_signed: signed(19 DOWNTO 0):=to_signed(A_x22bit,20); 
 SIGNAL B4_signed: signed(19 DOWNTO ):=to_signed(B_x22bit,20); 
 SIGNAL i_s_a_k_12: signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL i_s_B_k_12: signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL i_s_aref : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL i_s_bref : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL trongs : signed(49 DOWNTO 0):= (others => '0'); 
 signal trongsocat: signed(49 DOWNTO 0):= (others => '0'); 
 SIGNAL Va : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL Vb : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp1 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp2 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp3 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp4 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp5 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp6 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp7 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp8 : signed(44 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp9 : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp10 : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp11 : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp12 : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp13 : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp14 : signed(24 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp15 : signed(49 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp16 : signed(49 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp17 : signed(49 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp18 : signed(49 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp19 : signed(49 DOWNTO 0):= (others => '0'); 
 SIGNAL tmp20 : signed(49 DOWNTO 0):= (others => '0'); 
 signal temp5: signed(44 downto 0):= (others => '0'); 
 signal temp6: signed(44 downto 0):= (others => '0'); 
begin 
 PROCESS (clk,reset) 
PL-39 
 begin 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 enb<= '0'; 
 ELSE 
 IF (Init = '1') THEN 
 enb <= '1'; 
 ELSIF (ValidChain(ValidChain'HIGH)='1') THEN 
 enb <= '0'; 
 END IF; 
 END IF; 
 END IF; 
 END PROCESS; 
 ------ 
PROCESS (clk,reset) 
begin 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 ValidChain '0'); 
 ELSE 
 ValidChain <= ValidChain (ValidChain'HIGH-1 downto 0)& Init; 
 Done <= ValidChain(ValidChain'HIGH); 
 END IF; 
 END IF; 
END PROCESS; 
 PROCESS (clk,reset) 
 begin 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 i_s_a_k_12 '0') ; 
 i_s_b_k_12 '0') ; 
 trongs '0') ; 
 i_s_aref '0') ; 
 i_s_bref '0') ; 
 Va '0') ; 
 Vb '0') ; 
 trongsocat '0'); 
 ELSE 
 IF (Init = '1') THEN 
 i_s_a_k_12 <= signed(i_s_a_1_2) ; 
 i_s_b_k_12 <= signed(i_s_B_1_2); 
 i_s_aref <= signed(i_s_a_ref) ; 
 i_s_bref <= signed(i_s_b_ref) ; 
 Va <= signed(vak ) ; 
 Vb <= signed(vbk) ; 
 Trongs <= resize(signed(vzn),50); 
 trongsocat<= esize(signed(cat),50); 
PL-40 
 END IF; 
 END IF; 
 END IF; 
 END PROCESS; 
 tmp1<=Va*A4_signed; 
 tmp2<=Vb*B4_signed; 
 tmp3 <= resize(tmp1(44 downto 10),45); 
 tmp4 <= resize(tmp2(44 downto 10),45); 
 PROCESS (clk) 
 BEGIN 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 tmp5 '0') ; 
 tmp6 '0') ; 
 temp5 '0'); 
 temp6 '0'); 
 ELSIF enb = '1' THEN 
 tmp5 <= tmp3; 
 tmp6 <= tmp4; 
 temp5 <= resize(i_s_a_k_12(44 downto 6),45); 
 temp6 <= resize(i_s_b_k_12(44 downto 6),45); 
 END IF; 
 END IF; 
 END PROCESS; 
tmp7<=tmp5+temp5; 
tmp8<=tmp6+temp6; 
 PROCESS (clk) 
 BEGIN 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 tmp9 '0') ; 
 tmp10 '0') ; 
 ELSIF enb = '1' THEN 
 tmp9 <= tmp7(44)&tmp7(33 downto 10); 
 tmp10 <= tmp8(44)&tmp8(33 downto 10); 
 END IF; 
 END IF; 
 END PROCESS; 
tmp11<=i_s_aref-tmp9; 
tmp12<=i_s_bref-tmp10; 
 PROCESS (clk) 
 BEGIN 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 tmp13 '0') ; 
 tmp14 '0') ; 
 ELSIF enb = '1' THEN 
 tmp13 <= tmp11; 
PL-41 
 tmp14 <= tmp12; 
 END IF; 
 END IF; 
 END PROCESS; 
tmp15<=tmp13*tmp13; 
tmp16<=tmp14*tmp14; 
PROCESS (clk) 
 BEGIN 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 tmp17 '0') ; 
 tmp18 '0') ; 
 ELSIF enb = '1' THEN 
 tmp17 <= tmp15; 
 tmp18 <= tmp16; 
 END IF; 
 END IF; 
 END PROCESS; 
tmp19<=tmp17+tmp18+trongs+trongsocat; 
 PROCESS (clk) 
 BEGIN 
 IF clk'EVENT AND clk = '1' THEN 
 IF reset = '0' THEN 
 tmp20 '0') ; 
 ELSIF enb = '1' THEN 
 tmp20 <= tmp19; 
 END IF; 
 END IF; 
 END PROCESS; 
 G<= std_logic_vector(tmp20); 
end Behavioral; 
PL-42 
Phụ lục 8. Sơ đồ cấu trúc mô phỏng trên Matlab – Simulink. 
PL8.1. Hình ảnh mô phỏng khái quát hóa điều chế SVM 
Hình I. 42. Mô phỏng điều chế vector không gian cho nghịch lưu 11 mức cầu H nối tầng 
trên phần mềm Matlab 
Hình I. 43. Khối điều chế SVM 
PL8.2. Hình ảnh mô phỏng phát hiện và xử lý lỗi 
Vabc
Iabc
A
B
C
a
b
c
+
RLa
+
RLb
+
RLc
185
U*
errorA
errorB
errorC
Uref
U*_error
u*
errorA
errorB
errorC
error
U* KABC
Khối SVM khắc phục lỗi
K_ABC
A
B
C
N
Cầu H nối tầng
v
+
-
[cmv]
[VAG]Continuous
Hình I. 44. Sơ đồ mô phỏng phát hiện và xử lý lỗi trên Mathlab Simulink. 
PL-43 
PL 8.3. Hình ảnh mô phỏng điều khiển động cơ IM theo phương pháp FOC xét 
tới lỗi hở mạch. 
Hình I. 45. Sơ đồ mô phỏng điều khiển động cơ IM theo phương pháp FOC xét tới lỗi 
hở mạch trên Mathlab Simulink. 
PL 8.4. Hình ảnh mô phỏng MPC cải tiến 
Hình I. 46. Cấu trúc mô hình mô phỏng trên MATLAB-Simulink. 
PL-44 
Hình I. 47. Cấu trúc khối điều khiển. 
Hình I. 48. Cấu trúc bộ nghịch lưu 3 pha 11 mức cầu H nối tầng. 
Hình I. 49. Cấu trúc chi tiết của mỗi pha nghịch lưu.