Luận án Nghiên cứu phương pháp hiệu chỉnh các sai lệch kênh trong ADC ghép xen thời gian

BỘ GIÁO DỤC VÀ ĐÀO TẠO BỘ QUỐC PHÒNG
HỌC VIỆN KỸ THUẬT QUÂN SỰ
TẠ VĂN THÀNH
NGHIÊN CỨU PHƯƠNG PHÁP HIỆU CHỈNH
CÁC SAI LỆCH KÊNH
TRONG ADC GHÉP XEN THỜI GIAN
LUẬN ÁN TIẾN SĨ KỸ THUẬT
HÀ NỘI - NĂM 2021
BỘ GIÁO DỤC VÀ ĐÀO TẠO BỘ QUỐC PHÒNG
HỌC VIỆN KỸ THUẬT QUÂN SỰ
TẠ VĂN THÀNH
NGHIÊN CỨU PHƯƠNG PHÁP HIỆU CHỈNH
CÁC SAI LỆCH KÊNH
TRONG ADC GHÉP XEN THỜI GIAN
LUẬN ÁN TIẾN SĨ KỸ THUẬT
Chuyên ngành: KỸ THUẬT ĐIỆN TỬ
Mã số: 9 52 02 03
NGƯỜI HƯỚNG DẪN KHOA HỌC:
PGS. TS HOÀNG VĂN PHÚC
HÀ NỘI - NĂM 2021
LỜI CAM ĐOAN
Tôi xin cam đoan Luận án và các kết quả trình bày trong luận án là công
trình nghiên cứu của tôi dưới sự hướng dẫn của cán bộ hướng dẫn. Các số
liệu, kết quả trình bày trong luận án là hoàn toàn trung thực và chưa được
công bố trong bất kỳ công trình nào trước đây. Các kết quả sử dụng tham
khảo đều đã được trích dẫn đầy đủ và theo đúng quy định.
Hà Nội, ngày 07 tháng 9 năm 2021
Tác giả
Tạ Văn Thành
LỜI CẢM ƠN
Trong quá trình học tập, nghiên cứu và hoàn thành luận án, nghiên cứu
sinh đã nhận được nhiều sự giúp đỡ và đóng góp quý báu.
Đầu tiên, nghiên cứu sinh xin bày tỏ lòng biết ơn sâu sắc đến thầy giáo
PGS. TS Hoàng Văn Phúc. Thầy không chỉ là người hướng dẫn, giúp đỡ
nghiên cứu sinh hoàn thành luận án này mà còn là người định hướng, truyền
động lực và ý chí quyết tâm cho nghiên cứu sinh trên con đường nghiên cứu
khoa học đầy gian khó.
Nghiên cứu sinh cũng chân thành cảm ơn các thầy giáo trong Khoa Vô
tuyến điện tử, tập thể Bộ môn Kỹ thuật Xung số - Vi xử lý, Khoa Vô tuyến
Điện tử, Học viện Kỹ thuật Quân sự, nơi nghiên cứu sinh làm việc, đã luôn
quan tâm, động viên, tận tình giúp đỡ và tạo điều kiện mọi mặt trong suốt
thời gian nghiên cứu sinh học tập, nghiên cứu tại đây.
Nghiên cứu sinh cũng chân thành cảm ơn Phòng Sau đại học - Học viện
Kỹ thuật Quân sự; Trường Sĩ quan thông tin - Binh chủng Thông tin liên
lạc là các đơn vị chủ quản đã thường xuyên hỗ trợ, tạo điều kiện và giúp đỡ
nghiên cứu sinh hoàn thành luận án này.
Cuối cùng, nghiên cứu sinh trân trọng cảm ơn vợ, con, những người thân
yêu trong gia đình, bạn bè và các đồng nghiệp đã luôn động viên, chia sẻ
những khó khăn trong cuộc sống, gia đình và xã hội, tạo động lực rất lớn để
nghiên cứu sinh hoàn thành công trình này.
Xin chân thành cảm ơn.
MỤC LỤC
MỤC LỤC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DANH MỤC CÁC TỪ VIẾT TẮT. . . . . . . . . . . . . . . . . . . . . . . . . . . iii
DANH MỤC HÌNH VẼ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . v
DANH MỤC BẢNG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . x
DANH MỤC CÁC KÝ HIỆU TOÁN HỌC . . . . . . . . . . . . . . . . . . xi
MỞ ĐẦU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Chương 1. TỔNG QUAN VỀ BỘ BIẾN ĐỔI TƯƠNG TỰ - SỐ
GHÉP XEN THỜI GIAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.1. Tổng quan về bộ biến đổi tương tự - số ghép xen thời gian . . . . . . . 9
1.1.1. Sự cần thiết của bộ ADC ghép xen thời gian . . . . . . . . . . . . . . . . . 9
1.1.2. Nguyên lý hoạt động . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.1.3. Các tham số của TIADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.2. Các sai lệch kênh trong TIADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.3. Ảnh hưởng của các sai lệch kênh trong TIADC . . . . . . . . . . . . . . . . . 25
1.3.1. Ảnh hưởng của sai lệch một chiều . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
1.3.2. Ảnh hưởng của sai lệch khuếch đại . . . . . . . . . . . . . . . . . . . . . . . . . . 29
1.3.3. Ảnh hưởng của sai lệch định thời. . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.3.4. Ảnh hưởng của sai lệch băng thông . . . . . . . . . . . . . . . . . . . . . . . . . 38
i
1.4. Tổng quan về các kỹ thuật hiệu chỉnh sai lệch kênh trong TIADC 44
1.4.1. Phương pháp hiệu chỉnh trước . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
1.4.2. Phương pháp hiệu chỉnh nền . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
1.5. Kết luận chương . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Chương 2. PHƯƠNG PHÁP HIỆU CHỈNH NỀN TRÊN MIỀN
SỐ TỪNG SAI LỆCH KÊNH TRONG TIADC. . . . . . . . . . . . . . 50
2.1. Mô hình hệ thống. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.2. Phương pháp hiệu chỉnh đề xuất cho từng sai lệch kênh . . . . . . . . . 53
2.2.1. Phương pháp hiệu chỉnh nền trên miền số sai lệch một chiều 53
2.2.2. Phương pháp hiệu chỉnh nền trên miền số sai lệch khuếch đại 58
2.2.3. Phương pháp hiệu chỉnh nền trên miền số sai lệch định thời . 65
2.3. Kết luận chương . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Chương 3. PHƯƠNG PHÁP HIỆU CHỈNH NỀN TRÊN MIỀN
SỐ CHO NHIỀU SAI LỆCH KÊNH TRONG TIADC . . . . . . . 79
3.1. Phương pháp hiệu chỉnh nền trên miền số tuần tự các sai lệch kênh
trong TIADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.2. Phương pháp hiệu chỉnh nền trên miền số đồng thời các sai lệch kênh
trong TIADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
3.3. Kết luận chương . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU . . . . . . . . . . . . . . . . . . 111
DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ . . . . . . . . . 114
TÀI LIỆU THAM KHẢO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
ii
DANH MỤC CÁC TỪ VIẾT TẮT
Từ viết tắt Nghĩa Tiếng Anh Nghĩa Tiếng Việt
ADC Analog to Digital Converter Bộ biến đổi tương tự - số
CMOS Complementary Metal-
Oxide-Semiconductor
Công nghệ chế tạo vi mạch
CMOS
DSP Digital Signal Processing Xử lý tín hiệu số
ENOB Effective Number of Bit Số bit hiệu dụng
FD-SOI Fully-Depleted Silicon-On-
Insulator
Công nghệ silicon trên chất
cách điện toàn phần
FFT Fast Fourier transform Biến đổi Fourier nhanh
FIR Finite Impulse Response Đáp ứng xung hữu hạn
FoM Figure of Merit Hệ số phẩm chất
FPGA Field Programmable Gate
Array
Mảng logic lập trình được
IC Integrated Circuit Mạch tích hợp
LNA Low Noise Amplifier Bộ khuếch đại tạp âm thấp
LMS Least Mean Square Bình phương trung bình
cực tiểu
LO Local Oscillator Bộ tạo dao động nội
LUT Lookup Table Bảng tra cứu
MUX Multiplexer Bộ ghép kênh
PSD Power Spectral Density Mật độ phổ công suất
RF Radio Frequency Tần số vô tuyến
RLS Recursive Least Squares Bình phương cực tiểu
đệ quy
iii
SAR ADC Successive Approximation
Register ADC
ADC thanh ghi xấp xỉ
liên tiếp
SDR Software Defined Radio Vô tuyến định nghĩa bằng
phần mềm
SFDR Spurious Free Dynamic
Range
Dải động không chứa hài
SNR Signal to Noise Ratio Tỉ số tín hiệu trên tạp
SNDR Signal to Noise and Distor-
tion ratio
Tỉ số tín hiệu trên tạp
và méo
S/H Sample and Hold Trích và giữ mẫu
TIADC Time-Interleaved Analog-
to-Digital Converter
Bộ biến đổi tương tự - số
ghép xen thời gian
VHDL Very High Speed Integrated
Circuit Hardware Descrip-
tion Language
Ngôn ngữ mô tả phần cứng
mạch tích hợp tốc độ rất cao
WSS Wide-Sense-Stationary Dừng theo nghĩa rộng
iv
DANH MỤC HÌNH VẼ
1 Sơ đồ khối máy thu lấy mẫu trực tiếp băng rộng. . . . . . . . . . 1
1.1 Sơ đồ khối máy thu lấy mẫu trực tiếp. . . . . . . . . . . . . . . 10
1.2 Quan hệ giữa công suất tiêu thụ và tần số lấy mẫu của ADC
đơn và TIADC. . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.3 Mô hình TIADC M kênh (a) và giản đồ thời gian của TIADC
M kênh (b). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.4 So sánh các phương pháp lượng tử hóa. . . . . . . . . . . . . . . 17
1.5 Minh họa về SFDR trong phổ tần số đầu ra của ADC. . . . . . . 19
1.6 Mô hình các sai lệch kênh trong từng kênh của TIADC. . . . . . 22
1.7 Mô hình các sai lệch kênh trong TIADC M kênh. . . . . . . . . 22
1.8 Phổ tần đầu ra TIADC bao gồm tất cả các lỗi sai lệch kênh
đối với: (a) TIADC 2 kênh, (b) TIADC 4 kênh . . . . . . . . . . 25
1.9 Ảnh hưởng của lỗi sai lệch một chiều lên đầu ra của TIADC:
(a) miền thời gian, (b) miền tần số. . . . . . . . . . . . . . . . . 28
1.10 Sự suy giảm của (a) SNDR và (b) ENOB do sai lệch một chiều. . 29
1.11 Ảnh hưởng của lỗi sai lệch khuếch đại lên TIADC 4 kênh: (a)
miền thời gian, (b) miền tần số. . . . . . . . . . . . . . . . . . . 31
1.12 Sự suy giảm của (a) SNDR và (b) ENOB do sai lệch khuếch đại. 33
1.13 Minh họa về sai lệch định thời và rung pha ngẫu nhiên. . . . . . 34
1.14 Ảnh hưởng của lỗi sai lệch định thời lên đầu ra của TIADC 4
kênh: (a) miền thời gian, (b) miền tần số. . . . . . . . . . . . . . 36
1.15 Sự suy giảm của (a) SNDR và (b) ENOB do sai lệch định thời. . 38
1.16 Mạch lấy mẫu đầu vào và mạch lọc thông thấp RC tương đương. 39
1.17 Phổ tần đầu ra chỉ có sai lệch băng thông đối với: (a) TIADC
2 kênh, (b) TIADC 4 kênh. . . . . . . . . . . . . . . . . . . . . 42
v
1.18 Ảnh hưởng của tần số tín hiệu vào đến hiệu năng của TIADC
4 kênh chỉ có sai lệch băng thông: (a) SNDR, (b) ENOB. . . . . 43
2.1 Mô hình TIADC M kênh chỉ gồm sai lệch một chiều, sai lệch
khuếch đại và sai lệch định thời. . . . . . . . . . . . . . . . . . . 51
2.2 Sơ đồ hiệu chỉnh các sai lệch kênh trong TIADC M kênh. . . . . 53
2.3 Sơ đồ hiệu chỉnh sai lệch một chiều trong từng kênh ADC con
của TIADC M kênh. . . . . . . . . . . . . . . . . . . . . . . . . 53
2.4 Sơ đồ khối ước lượng sai lệch một chiều trong từng kênh ADC
con của TIADC M kênh. . . . . . . . . . . . . . . . . . . . . . 55
2.5 Sơ đồ khối sửa lỗi sai lệch một chiều trong từng kênh ADC con
của TIADC M kênh. . . . . . . . . . . . . . . . . . . . . . . . . 55
2.6 Phổ tần đầu ra của TIADC 4 kênh trước và sau khi hiệu chỉnh
sai lệch một chiều. . . . . . . . . . . . . . . . . . . . . . . . . . 57
2.7 Phổ tần đầu ra của TIADC 8 kênh trước và sau khi hiệu chỉnh
sai lệch một chiều. . . . . . . . . . . . . . . . . . . . . . . . . . 57
2.8 So sánh SNDR và SFDR trước và sau khi hiệu chỉnh sai lệch
một chiều của TIADC 4 kênh (a) và 8 kênh (b). . . . . . . . . . 58
2.9 Thời gian hội tụ của các giá trị sai lệch một chiều được ước
lượng trong TIADC: (a) 4 kênh, (b) 8 kênh. . . . . . . . . . . . 59
2.10 Sơ đồ hiệu chỉnh sai lệch khuếch đại trong từng kênh ADC con
của TIADC M kênh. . . . . . . . . . . . . . . . . . . . . . . . . 60
2.11 Sơ đồ ước lượng sai lệch khuếch đại trong từng kênh ADC con
của TIADC M kênh. . . . . . . . . . . . . . . . . . . . . . . . . 61
2.12 Sơ đồ sửa lỗi sai lệch khuếch đại trong từng kênh ADC con
của TIADC M kênh. . . . . . . . . . . . . . . . . . . . . . . . . 62
2.13 Sơ đồ ch ... calibration technique for time-interleaved adcs,” VLSI De-
sign, vol. 2016, 2016.
[42] A. Bonnetat, J.-M. Hodé, G. Ferré, and D. Dallet, “Correlation-based
frequency-response mismatch compensation of quad-tiadc using real sam-
ples,” IEEE Transactions on Circuits and Systems II: Express Briefs,
vol. 62, no. 8, pp. 746–750, 2015.
[43] C. Cho, J.-G. Lee, P. D. Hale, J. A. Jargon, P. Jeavons, J. Schlager,
and A. Dienstfrey, “Calibration of channel mismatch in time-interleaved
121
real-time digital oscilloscopes,” in Microwave Measurement Conference
(ARFTG), 2015 85th. IEEE, 2015, pp. 1–5.
[44] Z. Jiang, L. Zhao, X. Gao, R. Dong, J. Liu, and Q. An, “Mismatch error
correction for time interleaved analog-to-digital converter over a wide
frequency range,” Review of Scientific Instruments, vol. 89, no. 8, p.
084709, 2018.
[45] H. Le Duc, “All-digital calibration techniques of timing skews for under-
sampling time-interleaved adcs,” Ph.D. dissertation, Ph. D. dissertation,
COMELEC Department, Telecom-ParisTech, 46 Rue Barrault, 75013,
2015.
[46] E. Iroaga, B. Murmann, and L. Nathawad, “A background correction
technique for timing errors in time-interleaved analog-to-digital convert-
ers,” in 2005 IEEE International Symposium on Circuits and Systems,
May 2005, pp. 5557–5560 Vol. 6.
[47] P. Satarzadeh, B. C. Levy, and P. J. Hurst, “Bandwidth mismatch cor-
rection for a two-channel time-interleaved a/d converter,” in 2007 IEEE
International Symposium on Circuits and Systems. IEEE, 2007, pp.
1705–1708.
[48] S.-W. Sin, U.-F. Chio, U. Seng-Pan, and R. P. Martins, “Statistical spec-
tra and distortion analysis of time-interleaved sampling bandwidth mis-
match,” IEEE Transactions on Circuits and Systems II: Express Briefs,
vol. 55, no. 7, pp. 648–652, 2008.
[49] C. R. Grace, P. J. Hurst, and S. H. Lewis, “A 12 b 80 ms/s pipelined
adc with bootstrapped digital calibration,” in 2004 IEEE International
122
Solid-State Circuits Conference (IEEE Cat. No. 04CH37519). IEEE,
2004, pp. 460–539.
[50] D.-Y. Chang, J. Li, and U.-K. Moon, “Radix-based digital calibration
techniques for multi-stage recycling pipelined adcs,” IEEE Transactions
on Circuits and Systems I: Regular Papers, vol. 51, no. 11, pp. 2133–2140,
2004.
[51] Y.-C. Jenq, “Digital spectra of nonuniformly sampled signals: theories
and applications-measuring clock/aperture jitter of an a/d system,”
IEEE Transactions on Instrumentation and Measurement, vol. 39, no. 6,
pp. 969–971, 1990.
[52] L. Kull, T. Toifl, M. Schmatz, P. A. Francese, C. Menolfi, M. Braendli,
M. Kossel, T. Morf, T. M. Andersen, and Y. Leblebici, “22.1 a 90gs/s 8b
667mw 64× interleaved sar adc in 32nm digital soi cmos,” in 2014 IEEE
International Solid-State Circuits Conference Digest of Technical Papers
(ISSCC). IEEE, 2014, pp. 378–379.
[53] D. V. Stepanovic, “Calibration techniques for time-interleaved sar a/d
converters,” Ph.D. dissertation, UC Berkeley, 2012.
[54] W. Li, T. Wang, and G. C. Temes, “Digital foreground calibration meth-
ods for sar adcs,” in 2012 IEEE International Symposium on Circuits
and Systems. IEEE, 2012, pp. 1054–1057.
[55] S. Roy, H. Basak, and S. Banerjee, “Foreground calibration technique
of a pipeline adc using capacitor ratio of multiplying digital-to-analog
converter (mdac),” Microelectronics Journal, vol. 44, no. 12, pp. 1336–
1347, 2013.
123
[56] K. Poulton, R. Neff, B. Setterberg, B. Wuppermann, T. Kopley, R. Jew-
ett, J. Pernillo, C. Tan, and A. Montijo, “A 20 gs/s 8 b adc with a 1 mb
memory in 0.18/spl mu/m cmos,” in 2003 IEEE International Solid-State
Circuits Conference, 2003. Digest of Technical Papers. ISSCC. IEEE,
2003, pp. 318–496.
[57] Y. M. Greshishchev, J. Aguirre, M. Besson, R. Gibbins, C. Falt,
P. Flemke, N. Ben-Hamida, D. Pollex, P. Schvan, and S.-C. Wang, “A
40gs/s 6b adc in 65nm cmos,” in 2010 IEEE International Solid-State
Circuits Conference-(ISSCC). IEEE, 2010, pp. 390–391.
[58] M. El-Chammas and B. Murmann, “A 12-gs/s 81-mw 5-bit time-
interleaved flash adc with background timing skew calibration,” IEEE
Journal of Solid-State Circuits, vol. 46, no. 4, pp. 838–847, 2011.
[59] A. Salib, M. F. Flanagan, and B. Cardiff, “A generic foreground calibra-
tion algorithm for adcs with nonlinear impairments,” IEEE Transactions
on Circuits and Systems I: Regular Papers, vol. 66, no. 5, pp. 1874–1885,
2018.
[60] D. Fu, K. C. Dyer, S. H. Lewis, and P. J. Hurst, “A digital background
calibration technique for time-interleaved analog-to-digital converters,”
IEEE Journal of Solid-State Circuits, vol. 33, no. 12, pp. 1904–1911,
1998.
[61] J.-E. Eklund and F. Gustafsson, “Digital offset compensation of time-
interleaved adc using random chopper sampling,” in 2000 IEEE Interna-
tional Symposium on Circuits and Systems. Emerging Technologies for
124
the 21st Century. Proceedings (IEEE Cat No. 00CH36353), vol. 3. IEEE,
2000, pp. 447–450.
[62] S. Mendel and C. Vogel, “On the compensation of magnitude response
mismatches in m-channel time-interleaved adcs,” in 2007 IEEE Interna-
tional Symposium on Circuits and Systems. IEEE, 2007, pp. 3375–3378.
[63] P. Satarzadeh, B. C. Levy, and P. J. Hurst, “Adaptive semiblind cali-
bration of bandwidth mismatch for two-channel time-interleaved adcs,”
IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 56,
no. 9, pp. 2075–2088, 2009.
[64] P. J. Harpe, J. A. Hegt, and A. H. van Roermund, “Analog calibration
of channel mismatches in time-interleaved adcs,” International Journal
of Circuit Theory and Applications, vol. 37, no. 2, pp. 301–318, 2009.
[65] Y.-T. Wang and B. Razavi, “An 8-bit 150-mhz cmos a/d converter,” IEEE
Journal of Solid-State Circuits, vol. 35, no. 3, pp. 308–317, 2000.
[66] A. Haftbaradaran and K. W. Martin, “A sample-time error compensa-
tion technique for time-interleaved adc systems,” in 2007 IEEE Custom
Integrated Circuits Conference. IEEE, 2007, pp. 341–344.
[67] J.-M. Chou, Y.-T. Hsieh, and J.-T. Wu, “Phase averaging and interpo-
lation using resistor strings or resistor rings for multi-phase clock gener-
ation,” IEEE Transactions on Circuits and Systems I: Regular Papers,
vol. 53, no. 5, pp. 984–991, 2006.
[68] L. Wu and W. C. Black, “A low-jitter skew-calibrated multi-phase clock
generator for time-interleaved applications,” in 2001 IEEE International
125
Solid-State Circuits Conference. Digest of Technical Papers. ISSCC (Cat.
No. 01CH37177). IEEE, 2001, pp. 396–397.
[69] K. C. Dyer, D. Fu, S. H. Lewis, and P. J. Hurst, “An analog background
calibration technique for time-interleaved analog-to-digital converters,”
IEEE Journal of Solid-State Circuits, vol. 33, no. 12, pp. 1912–1919,
1998.
[70] D. Camarero, K. B. Kalaia, J.-F. Naviner, and P. Loumeau, “Mixed-
signal clock-skew calibration technique for time-interleaved adcs,” IEEE
Transactions on Circuits and Systems I: Regular Papers, vol. 55, no. 11,
pp. 3676–3687, 2008.
[71] B. Razavi, “Problem of timing mismatch in interleaved adcs,” in Proceed-
ings of the IEEE 2012 Custom Integrated Circuits Conference. IEEE,
2012, pp. 1–8.
[72] M. Straayer, J. Bales, D. Birdsall, D. Daly, P. Elliott, B. Foley, R. Mason,
V. Singh, and X. Wang, “27.5 a 4gs/s time-interleaved rf adc in 65nm
cmos with 4ghz input bandwidth,” in 2016 IEEE International Solid-
State Circuits Conference (ISSCC). IEEE, 2016, pp. 464–465.
[73] A. Mas, E. Andre, C. Lelandais-Perrault, F. V. dos Santos, and P. Ben-
abes, “Analog bandwidth mismatch compensation for time-interleaved
adcs using fd-soi technology,” in 2017 IEEE International Symposium on
Circuits and Systems (ISCAS). IEEE, 2017, pp. 1–4.
[74] C.-Y. Lin, Y.-H. Wei, and T.-C. Lee, “A 10-bit 2.6-gs/s time-interleaved
sar adc with a digital-mixing timing-skew calibration technique,” IEEE
Journal of Solid-State Circuits, vol. 53, no. 5, pp. 1508–1517, 2018.
126
[75] E. Iroaga, B. Murmann, and L. Nathawad, “A background correction
technique for timing errors in time-interleaved analog-to-digital convert-
ers,” in 2005 IEEE International Symposium on Circuits and Systems.
IEEE, 2005, pp. 5557–5560.
[76] H. Jin and E. K. Lee, “A digital-background calibration technique for
minimizing timing-error effects in time-interleaved adcs,” IEEE Trans-
actions on Circuits and Systems II: Analog and Digital Signal Processing,
vol. 47, no. 7, pp. 603–613, 2000.
[77] D. Stepanovic and B. Nikolic, “A 2.8 gs/s 44.6 mw time-interleaved adc
achieving 50.9 db sndr and 3 db effective resolution bandwidth of 1.5 ghz
in 65 nm cmos,” IEEE Journal of Solid-State Circuits, vol. 48, no. 4, pp.
971–982, 2013.
[78] C.-C. Huang, C.-Y. Wang, and J.-T. Wu, “A cmos 6-bit 16-gs/s time-
interleaved adc using digital background calibration techniques,” IEEE
Journal of Solid-State Circuits, vol. 46, no. 4, pp. 848–858, 2011.
[79] Y. Qiu, Y.-J. Liu, J. Zhou, G. Zhang, D. Chen, and N. Du, “All-digital
blind background calibration technique for any channel time-interleaved
adc,” IEEE Transactions on Circuits and Systems I: Regular Papers,
vol. 65, no. 8, pp. 2503–2514, 2018.
[80] S. Chen, L. Wang, H. Zhang, R. Murugesu, D. Dunwell, and A. C. Caru-
sone, “All-digital calibration of timing mismatch error in time-interleaved
analog-to-digital converters,” IEEE Transactions on Very Large Scale In-
tegration (VLSI) Systems, vol. 25, no. 9, pp. 2552–2560, 2017.
127
[81] Y.-S. Yin, M.-C. Jian, and H.-M. Chen, “A digital calibration technique
for timing mismatch in a four-channel time-interleaved adcs,” in 2016
13th IEEE International Conference on Solid-State and Integrated Cir-
cuit Technology (ICSICT). IEEE, 2016, pp. 1546–1548.
[82] H. Mafi, M. Yargholi, and M. Yavari, “Digital blind background calibra-
tion of imperfections in time-interleaved adcs,” IEEE Transactions on
Circuits and Systems I: Regular Papers, vol. 64, no. 6, pp. 1504–1514,
2017.
[83] R. Zhang, Y. Yin, and M. Gao, “Split-adc based digital background cali-
bration for time-interleaved adc,” Journal of Electronics (China), vol. 29,
no. 3-4, pp. 302–309, 2012.
[84] C.-Y. Lin, Y.-H. Wei, and T.-C. Lee, “27.7 a 10b 2.6 gs/s time-interleaved
sar adc with background timing-skew calibration,” in 2016 IEEE In-
ternational Solid-State Circuits Conference (ISSCC). IEEE, 2016, pp.
468–469.
[85] C. Vogel, S. Saleem, and S. Mendel, “Adaptive blind compensation of
gain and timing mismatches in m-channel time-interleaved adcs,” in 2008
15th IEEE International Conference on Electronics, Circuits and Sys-
tems. IEEE, 2008, pp. 49–52.
[86] J. Matsuno, T. Yamaji, M. Furuta, and T. Itakura, “All-digital back-
ground calibration for time-interleaved adc using pseudo aliasing signal,”
in 2012 IEEE International Symposium on Circuits and Systems. IEEE,
2012, pp. 1050–1053.
128
[87] C. Vogel, “A frequency domain method for blind identification of timing
mismatches in time-interleaved adcs,” in 2006 NORCHIP. IEEE, 2006,
pp. 45–48.
129